삼성전자 3나노 반도체 생산의 의미

반도체 기업인 삼성전자는 세계 최초로 3 나노 반도체 양산에 들어간다고 발표를 했습니다. 3나노 회로선폭 반도체 양산은 어떤 반도체 업체에서도 시도하지 못한 기술로 삼성전자가 처음 시도하는 기술입니다. 삼성전자 3나노 반도체 생산이 어떤 의미를 가지고 있으며 기술적으로 어떤 의미가 있는지 알아보도록 하겠습니다.

 

3나노 반도체의 개념

 

삼성전자는 3나노미터 공정이 적용된 게이트 올 어라운드(GAA)를 기반으로 한 반도체 양산을 시작합니다. 반도체에서 회로선폭의 축소는 여러 가지 방법에서 유리한 부분이 있습니다. 전 세계 파운드리 반도체 경쟁이 심화되고 있는 시점에서 삼성전자의 3나노 양산 적용은 경쟁사인 TSMC를 추격하는 좋은 기회가 될 것으로 보입니다.

 

반도체 공정에서 회로선폭을 감소하는 장점은 여러 가지가 있습니다. 먼저 기존 공정인 7나노미터 회로선폭의 반도체보다 소비전력이 낮아 인가해야 하는 전력량이 줄어들게 되고 이를 통해 저전력 반도체를 구현할 수 있습니다. 이에 따라 3나노 반도체는 기존 7나노 반도체보다 소비전력이 50%가량 줄어들고 성능은 30%가량 개선됩니다.

 

또한 원가를 줄일 수 있는 기술이 적용됩니다. 다시 말하면 회로선폭이 7나노에서 3나노로 줄어들 경우 회로에 사용되는 트랜지스터의 크기를 줄일 수 있고 이렇게 됨으로써 전체 칩의 크기를 줄일 수 있습니다. 칩의 크기가 줄어들면 동일한 웨이퍼 내에 더 많은 칩(Chip)을 넣을 수 있어 원가 절감에 직접적인 효과를 얻을 수 있습니다.

 

반도체 공정에서 원가를 줄이는 방법은 크게 세 가지로 나눌 수 있습니다. 먼저 웨이퍼 구경을 크게 만드는 것입니다. 8인치 웨이퍼에서 12인치 웨이퍼로 전환을 할 경우 웨이퍼당 칩 수량이 증가하고 이를 통해 웨이퍼당 단가를 낮추는 효과를 얻을 수 있습니다. 많은 반도체 기업들이 웨이퍼 구경을 늘리는 방향으로 가는 이유이기도 합니다. 하지만 12인치로의 전환은 많은 설비 투자 비용이 필요한 단점이 있습니다.

 

두 번째로는 수율(Yield)을 높이는 방법입니다. 수율은 한 웨이퍼 내에서 전체 칩 수 대비 양품의 비율입니다. 기술적인 상황에 따라 수율은 많은 차이를 보이고 있습니다. 동일한 웨이퍼 내에서 수율이 높을 경우 웨이퍼 당 단가 또한 감소하게 되는 효과를 나타냅니다. 메모리 반도체의 경우 수율 1% 상승 시 엄청난 매출 효과를 나타내고 있습니다.

 

세 번째로 오늘 소개한 반도체 회로선폭을 줄임으로써 웨이퍼당 칩 수량을 증가시키는 방법입니다. 일반적으로 웨이퍼당 칩 수량을 표시하는 용어로는 GDPW(Gross Die Per Wafer)를 사용합니다. 회로선폭을 7나노에서 3나노로 변경하여 적용하면 칩 내에 필요 공간도 45% 정도 감소합니다. 반대로 이야기하면 GDPW가 45% 증가하는 효과를 얻을 수 있습니다. 따라서 동일한 웨이퍼 내에서 생산되는 칩 수가 많아지게 되고 이는 곧 원가 감소로 이어지게 됩니다.

 

3나노 반도체 양산 경쟁

 

반도체 파운드리 업체인 대만의 TSMC도 올해 하반기부터 3나노 공정을 적용한 양산체제를 구축할 예정입니다. 3나노 공정을 통해 원가를 절감하고 고객사들의 요청을 수용할 수 있기 때문입니다. 하지만 여전히 공정상의 문제와 수율 확보는 문제점으로 남아 있습니다.

 

이런 점에서 삼성전자의 이번 3나노 양산 시작은 파운드리 반도체 선두업체인 TSMC를 추격하는 발판이 될 것이라는 관측이 많습니다. 메모리 반도체 1위 기업으로 파운드리 반도체에 집중 투자하여 선두권에 진입하고자 하는 삼성전자의 노력은 계속되고 있습니다.

 

이재용 삼성전자 부회장이 유럽 출장 중 네덜란드를 출장 시 반도체 장비 업체인 ASML을 방문해서 EUV 설비의 안정적인 공급을 확인한 부분도 파운드리 제품에 대한 3나노 공정을 안정적으로 운영하기 위한 방안이었습니다. ASML은 반도체 공정 중 Photo 공정의 핵심 설비를 제조하는 업체로 3나노 공정에 중요한 설비를 공급하는 업체입니다. 이러한 노력을 통해 삼성은 파운드리 분야에서도 세계 선두기업으로 도약하는 발판을 마련하고자 하고 있습니다.